fpga-systems-magazine

Релиз Chisel v3.6.0-RC2

c4sedust
28.02.2023 22:13
1078
0
0.0

Разработчики языка генерации аппаратуры Chisel выпустили в свет новую версию 3.6.0.

Версия примечательна прежде всего тем, что в ней заменили компилятор FIRRTL: теперь там используется система на базе MLIR, ранее известная как CIRCT. Разработчики утверждают, что это увеличило производительность на 11% и снизило потребление памяти на 8% ("speedup of 11% and 8% reduction in heap use"). Будем надеяться, что теперь генерация кода для китайского процессора Xiangshan не потребует машины с 64 Гб оперативной памяти.

Из других интересных изменений - перенос ChiselEnum из экспериментального пакета в основной.

Любопытно, что разработчики также планируют изменить то, как присваивают номера версий проекту. Следующее обновление будет называться уже Chisel 5.0.0 (см. ROADMAP).

1078
0
0.0

Всего комментариев : 0
avatar

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку

ePN