Новости
Выбрать раздел
Статьи
Объявления
Выбрать категорию
О сообществе
Блог
Журнал
Оцените статью: Войдите в аккаунт, чтобы проголосовать
Вебинар
Вебинар: Определение временных ограничений проекта с помощью SDC
Руководство
Руководство: Начало работы с компьютерным зрением в VITIS 2020.1 на ZYNQ: Часть 1
Руководство: Как динамически изменять скорость передачи данных в GTH/GTY трансиверах в ПЛИС Xilinx UltraScale/UltraScale+
Тренинг: Бесплатный: Языки описания аппаратуры для FPGA
VHDL
Реализация базовых компонентов ЦОС: КИХ фильтр
Познавательное
Поточное вычисление двоичного логарифма
Вычисление двоичного логарифма итерационным методом на ПЛИС
Общее
Основы статического временного анализа. Часть 2.1: System Synchronous Input Delay Constraint.
Ищу сотрудников
RTL verification engineer
FPGA разработчик
Фриланс
Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику
Инженер по верификации CPU IP
FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.Хочешь быть в курсе всех новостей и актуальных событий в области? Подпишись на рассылку