Каталог статей

Разделы сайта

Новости Статьи Доска объявлений

Телеграм чат Live

Выберите категорию

Разное [52]

Обзоры плат [7]

Xilinx [91]

Всё о работе с Xilinx

Intel/Altera [4]

Intel/Altera

Языки [16]

Lattice [0]

Lattice

Microchip/Microsemi [0]

Microchip/Microsemi

Отечественные [0]

Отечественные ПЛИС

FPGA-Systems Boards (FSB) [2]

Платы собственной разработки

GoWin [2]

Статьи по ПЛИС производителя GoWin

Полезные утилиты [1]

Различные сторонние фреймворки, упрощающие разработку на ПЛИС

Направление [11]

Объявления

Случайные статьи

Vivado tcl Xilinx конференция вебинар dsp вакансия работа москва AI lattice intel systemverilog microblaze PUF Intel FPGA CNN VHDL семинар FPGA Questa Simulink Synopsys zynq-7000 zynqhw Versal cdc MIPI sp701 verilog Altera обучение hls Zynq Minized тренинг ACAP arty воркшоп netlist ПЛИС Verification hdl zcu104 pynq efpga Ethernet agilex Achronix Alveo отладочные платы spartan-7 adam taylor aldec sta static timing analysis временянки статический временной анализ vitis spi #RTL ultra96 microchip polarfire gowin ии ML #Verilog silexica asic profpga microsemi risc-v Arm uvm Vitis AI Python нейронные сети #syntacore #RISC-V microzed MATLAB efinix Linux oneapi Ultrascale верификация Отладка машинное обучение soc Начинающим СТРИМ RTL #ASIC Git altera fpga цос Clock News Daily

Статистика

Онлайн всего: 3

Гостей: 3

Пользователей: 0

Страницы : « 1 2 3 4 ... 16 17 »

hdl, VHDL, verilog, RTL, Quiz, systemverilog, задачи

QuickSilicon: платформа с задачами на разработку RTL

Платформа QuickSilicon с задачами на разработку RTL.

951

FPGA openSource tools

FPGA opensource tools

1583

Отслеживаем успехи верификации в Obsidian

В статье показан пример построения системы контроля за ходом верификации с использованием бесплатного приложения Obsidian.

1139

sta, Clock, статический временной анализ, static timing analysis, Xilinx, временянки, multicycle path constraint, Vivado

Основы статического временного анализа. Часть 6: Multicycle Path Constraint.

В статье продемонстрирована возможность изменения положения запускающих и защёлкивающих фронтов при передаче данных между тактовыми доменами. Показаны несколько практических примеров использования команды set_multicycle_path.

1397

SystemRDL, RTL, регистровые карты, CSR

Долой RTL описание регистров! (перевод)

После почти трех десятилетий, проведенных в EDA бизнесе я до сих пор не могу понять причину, почему многие разработчики микросхем до сих пор продолжают описывать сложные регистровые карты (микросхемы, содержащие сотни регистров и тысячи полей регистров) вручную при помощи RTL. Если вы задаетесь этим же вопросом, то добро пожаловать под кат.

1637

Распутываем виртуальные методы в SystemVerilog

В статье рассматривается работа виртуальных методов в SystemVerilog. Текст расчитан как на людей с базовыми познаниями в ООП. Впрочем, и более опытные инженеры, быть может, найдут для себя интересные примеры.

2254

Демистификация сбросов: синхронные, асинхронные и другие соображения по проектированию... Часть 1

В статье рассматриваются некоторые аспекты важности правильного планирования и применения сброса

1886

Страницы : « 1 2 3 4 ... 16 17 »

Чуть больше преимуществ для наших патронов на boosty

Разделы сайта

Телеграм чат Live

Выберите категорию

Объявления

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

Продам платы от QMTech с Альтерой CycloneIV и CycloneV

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Инженер разработчик топологии СнК

Инженер верификатор

разработчик ASIC

ПЛИС (FPGA) Верификатор

Случайные статьи

Реализация базовых компонентов ЦОС: КИХ фильтр

Основы статического временного анализа. Часть 2.2: System Synchronous Output Delay Constraint.

Визуальная отладка OpenCV приложений для Zynq US+ в Xilinx SDK

FPGA начального уровня :: Часть 3.2 :: Разработка PUF на HDL

UVM общие сведения и организация методологии

Долой RTL описание регистров! (перевод)

Сага о светодиодах. Часть 2. Разделяй и управляй

Minized: ZynqHW : 04 : Лекция №2

Разработка IP-блока с помощью инструментов высокоуровнего синтеза: HLS Часть 2

ECO Flow в Vivado или работа в режиме редактирования нетлиста. Часть 2

Статистика

Статьи участников нашего сообщества

Последние статьи нашего сообщества

К формальной проверке

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)

Найдено 9-ое число Дедекинда и, как вы наверное догадываетесь, не без помощи FPGA

Формальная верификация с SymbiYosys

Сага о светодиодах. Часть 4.

Запуск симуляции IP-ядер фирмы GoWiN

QuickSilicon: платформа с задачами на разработку RTL

FPGA openSource tools

Отслеживаем успехи верификации в Obsidian

Календарь актуальных событий и мероприятий

Вебинар (состоится )

Ускорение разработки на SoC и FPGA с помощью Vitis™ Model Composer и Vivado™ Design Suite

Мероприятия (состоится )

ПРЕДКОНФЕРЕНЦИИ РОССИЙСКОГО ФОРУМА МИКРОЭЛЕКТРОНИКА 2023

Вебинар (состоится )

GOWIN Semiconductor приглашает на вебинар по i3c .

Мероприятия (состоится )

Российский форум «Микроэлектроника» - межотраслевая площадка для общения специалистов в области разработки, поставки и применения ЭКБ и РЭС

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 2)

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 1)

Вебинар (состоится )

Начало работы с UVM

Вебинар (состоится )

Высокоуровневый синтез для исследования архитектуры аппаратного/программного обеспечения для инференса

Вебинар (состоится )

Путь в opensorce инструменты для FPGA

Вебинар (состоится )

Вебинар Understanding Versal

Объявления

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

Продам платы от QMTech с Альтерой CycloneIV и CycloneV

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Инженер разработчик топологии СнК

Инженер верификатор

разработчик ASIC

ПЛИС (FPGA) Верификатор