Разделы сайта

Новости Статьи Доска объявлений

Телеграм чат Live

Выберите категорию

Вебинар [158]

Вебинары по FPGA и языкам проектирования для ПЛИС

Заметка [58]

Небольшие заметки по использованию технологии FPGA/ПЛИС

Руководство [53]

Мероприятия [36]

Семинары, конференции, встречи

Анонсы [19]

Свежие новости и релизы из мира FPGA

Новинки [63]

Новые изделия на базе FPGA

Стрим [5]

Объявления

Случайные статьи

Vivado tcl Xilinx конференция вебинар dsp вакансия работа москва AI lattice intel systemverilog microblaze PUF Intel FPGA CNN VHDL семинар FPGA Questa Simulink Synopsys zynq-7000 zynqhw Versal cdc MIPI sp701 verilog Altera обучение hls Zynq Minized тренинг ACAP arty воркшоп netlist ПЛИС Verification hdl zcu104 pynq efpga Ethernet agilex Achronix Alveo отладочные платы spartan-7 adam taylor aldec sta static timing analysis временянки статический временной анализ vitis spi #RTL ultra96 microchip polarfire gowin ии ML #Verilog silexica asic profpga microsemi risc-v Arm uvm Vitis AI Python нейронные сети #syntacore #RISC-V microzed MATLAB efinix Linux oneapi Ultrascale верификация Отладка машинное обучение soc Начинающим СТРИМ RTL #ASIC Git altera fpga цос Clock News Daily

Статистика

Онлайн всего: 1

Гостей: 1

Пользователей: 0

Архив новостей из мира FPGA

OpenCV, Zynq, xilinx sdk

Новое руководство: Визуальная отладка OpenCV приложений для Zynq US+ в Xilinx SDK

При разработке и отладке приложений OpenCV применяется так называемый визуальный дебагигнг. Т.е. в произвольных местах программы удобно выводить на экран изображение, с которым работаете для отладки алгоритма. В этой статье я хотел бы поделиться опытом по работе в Xilinx SDK с приложением OpenCV.

1181

systemverilog, active-hdl, aldec, uvm

Active-HDL теперь поддерживает UVM

Компания Aldec сообщила о расширении ф ... Читать дальше »

1210

Arm, design start, Cortex

Бесплатная книга для фанатов ARM Cortex-M и FPGA

После появления проекта от ARM под названием Design Start FPGA, у разработчиков на ПЛИС появилась возможность, создать ядра Cortex-M0/M3 на ресурсах программируемой логики. Ровно как и разработчиков на микроконтрол ... Читать дальше »

1514

AI, tysom, aldec, dnn

Развёртывание глубоких нейронных сетей для задач детектирования и распознавания на ПЛИС

В блоге компании Aldec появилась очередная статья, посвященная развертыванию нейронных сетей ... Читать дальше »

1148

intel, emib

Немного о технологии Intel EMIB

Технология Intel EMIB - Embedded Multi-die Interconnect Bridge - является ключевой при производстве ПЛИС семейств Intel^®Stratix^® 10 GX, SX, TX, MX и Intel^® Agilex™, позволяющая создавать гетерогенные архитектуры с несколькими кристаллами в одном ... Читать дальше »

1249

Чуть больше преимуществ для наших патронов на boosty

Разделы сайта

Телеграм чат Live

Выберите категорию

Объявления

Разработчик FPGA (ПЛИС) Senior

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

Продам платы от QMTech с Альтерой CycloneIV и CycloneV

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Инженер разработчик топологии СнК

Инженер верификатор

разработчик ASIC

Случайные статьи

FPGA начального уровня :: Часть 5.2 :: Основы Tcl

FSB "Pentagon" : 21 10 2019

ECO Flow в Vivado или работа в режиме редактирования нетлиста. Часть 1.

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Отслеживаем успехи верификации в Obsidian

Vivado reprorts => report_clocks

Обзор отладок с FPGA :: Аrty

Что нового в VHDL 2019?

ZYNQ HW: EBAZ4205: Часть 1 (Vivado 2020)

Статистика

Архив новостей из мира FPGA

Последние статьи нашего сообщества

К формальной проверке

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)

Найдено 9-ое число Дедекинда и, как вы наверное догадываетесь, не без помощи FPGA

Формальная верификация с SymbiYosys

Сага о светодиодах. Часть 4.

Запуск симуляции IP-ядер фирмы GoWiN

QuickSilicon: платформа с задачами на разработку RTL

FPGA openSource tools

Отслеживаем успехи верификации в Obsidian

Календарь актуальных событий и мероприятий

Вебинар (состоится )

Ускорение разработки на SoC и FPGA с помощью Vitis™ Model Composer и Vivado™ Design Suite

Мероприятия (состоится )

ПРЕДКОНФЕРЕНЦИИ РОССИЙСКОГО ФОРУМА МИКРОЭЛЕКТРОНИКА 2023

Вебинар (состоится )

GOWIN Semiconductor приглашает на вебинар по i3c .

Мероприятия (состоится )

Российский форум «Микроэлектроника» - межотраслевая площадка для общения специалистов в области разработки, поставки и применения ЭКБ и РЭС

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 2)

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 1)

Вебинар (состоится )

Начало работы с UVM

Вебинар (состоится )

Высокоуровневый синтез для исследования архитектуры аппаратного/программного обеспечения для инференса

Вебинар (состоится )

Путь в opensorce инструменты для FPGA

Вебинар (состоится )

Вебинар Understanding Versal

Объявления

Разработчик FPGA (ПЛИС) Senior

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

Продам платы от QMTech с Альтерой CycloneIV и CycloneV

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Инженер разработчик топологии СнК

Инженер верификатор

разработчик ASIC